怀亮💰💰💰
FPGA技术专家
华为海思半导体 · 1年经验
日薪：
￥2000/8h
地点：
北京 海淀
时间：
下班后周六周日
信用行为
0
接单数
0
评价数
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技术能力
从事FPGA开发设计、产品化工作15年
从事过大型FPGA（Virtex Ultrascale+）芯片开发，从芯片前端架构设计、模块划分、代码编写、功能仿真、综合、布局布线、时序收敛、板级功能Debug全流程开发；
1）熟悉PCIE、SRIO、AURORA、10GMAC、HBM、DDR等高速接口设计开发；
2）从事UDP/IP的协议栈逻辑实现
3）从事数字信号处理领域、熟悉FFT、FIR、DDC、DUC等功能实现
从事过大型FPGA（Virtex Ultrascale+）芯片开发，从芯片前端架构设计、模块划分、代码编写、功能仿真、综合、布局布线、时序收敛、板级功能Debug全流程开发；
1）熟悉PCIE、SRIO、AURORA、10GMAC、HBM、DDR等高速接口设计开发；
2）从事UDP/IP的协议栈逻辑实现
3）从事数字信号处理领域、熟悉FFT、FIR、DDC、DUC等功能实现
项目经验
利用VirtexUltrascale+芯片设计了雷达波束合成并行处理内核；
实现了高速SAR雷达成像阵列的实时信号处理功能；
性能为GPU(RTX1060)的40倍；
实现了高速SAR雷达成像阵列的实时信号处理功能；
性能为GPU(RTX1060)的40倍；
团队情况
整包服务：
文档原型图智能硬件开发其他开发
负责人：
FPGA技术专家
团队成员：
产品经理 前端工程师
怀亮💰💰💰
有团队 · 可整包
FPGA技术专家 · 1年经验 · 华为海思半导体
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被收藏
信用行为
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技术能力
从事FPGA开发设计、产品化工作15年
从事过大型FPGA（Virtex Ultrascale+）芯片开发，从芯片前端架构设计、模块划分、代码编写、功能仿真、综合、布局布线、时序收敛、板级功能Debug全流程开发；
1）熟悉PCIE、SRIO、AURORA、10GMAC、HBM、DDR等高速接口设计开发；
2）从事UDP/IP的协议栈逻辑实现
3）从事数字信号处理领域、熟悉FFT、FIR、DDC、DUC等功能实现
从事过大型FPGA（Virtex Ultrascale+）芯片开发，从芯片前端架构设计、模块划分、代码编写、功能仿真、综合、布局布线、时序收敛、板级功能Debug全流程开发；
1）熟悉PCIE、SRIO、AURORA、10GMAC、HBM、DDR等高速接口设计开发；
2）从事UDP/IP的协议栈逻辑实现
3）从事数字信号处理领域、熟悉FFT、FIR、DDC、DUC等功能实现
项目经验
团队情况
服务范围：
团队构成：
负责人(FPGA技术专家)
|
核心队员：产品经理 ·
前端工程师
案例展示
雷达波束合成处理内核
通过FPGA逻辑实现了实时的SAR雷达成像内核处理功能； 性能是GPU的40倍； 达到了业界的高速雷达数字信号处理领域的顶尖水平。
smartNIC
利用Alveo 加速卡实现网络应用端程序加速； 加速网络载荷的解析、载荷封装发送、载荷接收剥离工作； 释放CPU资源
硬盘主控制器逻辑IP核
基于FPGA逻辑实现的SATA HOST controller; 经过实际军工项目产品验证； 适应性、稳定性经受了严格的军工试验验证环境考核； 支持SATA3.0 SSD； 读写速率达到500MB/s
PCIE DMA IP核
基于FPGA实现了PCIE DMA IPcore； 支持64bit地址寻址； 经过实际项目验证测试；
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