Royal Never Give Up
实验室助理
- 公司信息：
- 电子科技大学
- 工作经验：
- 2年
- 兼职日薪：
- 500元/8小时
- 兼职时间：
- 周六
- 周日
- 可工作日远程
- 所在区域：
- 成都
- 郫县
技术能力
熟练掌握C/C++/Python语言
熟练掌握各种AI工具的使用
熟练掌握计算机底层知识如CPU设计、ARM/MIPS汇编语言
电子科技大学本科优秀毕业生，大三获国家奖学金，现在在电子科技大学当实验室助理老师
项目经验
2026.4—至今 医学视觉大模型训练
参与医学视觉多模态 MRI 大模型训练项目，围绕 BrainMVP/BrainIAC 框架完成 Uniformer、ViT 等骨干网络的复现及自主创新模型迭代，实现掩码重建、缺失模态补全、Swin/Linformer 低成本注意力与 SPC 局部增强模块，搭建预训练与下游微调流程并开展消融实验。
2025.12 实验室网站搭建
TIM Lab 实验室官网开发：基于 Jekyll/Liquid 搭建数据驱动站点，完成首页、团队、论文、项目、新闻等模块；使用 Sass/Bootstrap/JS 实现响应式布局、搜索、暗黑模式等交互，编写 Python 脚本生成论文预览与引用数据，并配置 Docker、构建压缩和 GitHub Pages 部署流程。
2024/07/05—2024/08/20 华为毕昇杯比赛 ARM 后端编译器 担任队长
项目需要将给定语法的 SysY 语言编译成 ARMv7 汇编语言。编译器分为“前端、IR、后端”三个主要部分，本人主要贡献是实现了编译器后端的目标代码生成，并在后端采用了线性扫描寄存器分配、窥孔优化、强度削弱等优化方法，同时也在 IR 部分实现了 Live Var 的数据流分析和公共子表达式消除的优化，还编写了自动化测试脚本以便对所有样例进行快速测试；项目总代码量 20000+ 行，本人代码量 5000+ 行；最终带领队员们进入全国总决赛并获优胜奖。
2024/05/12—2024/06/26 自主设计 CPU 的 Verilog 实现 个人项目
项目需在 ISE 软件中用 Verilog 语言实现支持 MIPS 指令集的 CPU。通过阅读 MIPS 指令手册、设计 CPU 数据通路，最终实现了支持 65 条 MIPS 指令、支持简易中断和支持直接映射 cache 的五级流水线 CPU，并分别用数据前推、译码检测解决了数据冒险和控制冒险。
案例展示
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基于ARM语言的编译器
2024/07/05—2024/08/20 华为毕昇杯比赛 ARM 后端编译器 担任队长 项目需要将给定语法的 SysY 语言编译成 ARMv7 汇编语言。编译器分为“前端、IR、后端”三个主要部分，本人主要贡献是实现了编译器后端的目标代码生成，并在后端采用了线性扫描寄存器分配
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实验室网站开发
TIM Lab 实验室官网开发：基于 Jekyll/Liquid 搭建数据驱动站点，完成首页、团队、论文、项目、新闻等模块；使用 Sass/Bootstrap/JS 实现响应式布局、搜索、暗黑模式等交互，编写 Python 脚本生成论文预览与引用数据，并配置 Docker、构建压
