需求描述
7个工作日时间实现Vivado工程（赛灵思芯片）的32通道LVDS信号(16路LVDS数据信号通过奇偶复用成为32通道)解串后每个通道数据正确及32个通道数据的同相位输出（IDelay+Bitslip+FCLK），并整合到甲方当前的工程中成功正确运行。
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