精通Verilog,SystemVerilog,UVM。 掌握python,ruby,perl等脚本语言。 熟练使用xilinx vivado,安路FPGA软件, 熟练使用modelsim,questasim仿真软件 熟练使用vcs,Verdi。
1.PCIE集成验证,通过cc工具生成IP,在特定环境中进行集成验证 2.MPHY_PCS验证,从零开始搭建UVM验证环境,最终覆盖率达到100%,项目顺利交付。 3.SOC验证
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