isp图像处理板
案例介绍
项目背景
客户为车载视觉 Tier-1，需在前置摄像头 ECU 内完成 1080p@60fps RAW→YUV422 的完整 ISP 链路，含黑电平校正、去噪、 demosaic、Gamma、对比度增强、色彩校正、缩放输出 720p，延迟＜33 ms，功耗＜2 W，
我的核心职责
1.
方案制定：选用 Xilinx Artix-7 XC7A100T + DDR3-1066，确定 Video Pipeline 级数与带宽预算；
2.
RTL 设计：用 Verilog 实现 全线 ISP 模块（见技术栈），参数可软件配；
3.
时序收敛：时钟 148.5 MHz，跨时钟域 CDC 处理；
4.
SDK：写 I²C/SPI 配置接口，ARM Cortex-M0 软核裸机驱动；
isp图像处理板
案例介绍
ISP 图像处理板卡设计
项目背景
客户为车载视觉 Tier-1，需在前置摄像头 ECU 内完成 1080p@60fps RAW→YUV422 的完整 ISP 链路，含黑电平校正、去噪、 demosaic、Gamma、对比度增强、色彩校正、缩放输出 720p，延迟＜33 ms，功耗＜2 W，
我的核心职责
1.
方案制定：选用 Xilinx Artix-7 XC7A100T + DDR3-1066，确定 Video Pipeline 级数与带宽预算；
2.
RTL 设计：用 Verilog 实现 全线 ISP 模块（见技术栈），参数可软件配；
3.
时序收敛：时钟 148.5 MHz，跨时钟域 CDC 处理；
4.
SDK：写 I²C/SPI 配置接口，ARM Cortex-M0 软核裸机驱动；
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