Yun
高级fpga开发工程师
**图像 · 5年经验
日薪：
￥500/8h
地点：
北京 海淀
时间：
下班后周六周日
信用行为
0
接单数
0
评价数
0
收藏数
技术能力
主要技能：
FPGA:Xilinx Vivado,Intel Quartus,Verilog/SystemVerilog,Zynq-7000/Ultrascale+,AXI4-DMA,高速SerDes 10Gbps,时序收敛>200MHz,PCIe3.0x4,Video Pipeline,SDI/HDMI2.0,DP1.2,图像缩放/去噪/ISP,OpenCL-HLS,逻辑综合+PR,资源利用率<70%,DDR4-2666,Multi-Clock CDC,ILA调试,SignalTap,Matlab-FPGA协同,FPGA-SoC裸机+Linux驱动
嵌入式:STM32H7/G4,ESP32-S3,RISC-V,FreeRTOS,Zephyr,C/C++,CMSIS-HAL,CubeMX,Cmake,Keil-MDK,GCC+OpenOCD,Tracealyzer,低功耗<1mA,ADC-DMA,USB-HS,CAN-FD,RS485,UART-bootloader,SDIO-FATFS,TouchGFX,LoRa,NB-IoT,AWS-IoT-Core,JSON-MQTT,OTA升级,HardFault诊断,汇编优化,Git-CICD
图像处理:OpenCV4,C++/Python,Halcon,Matlab,RGB/YUV,Gamma-LUT,直方图均衡,边缘检测(Sobel/Canny),高斯/中值滤波,图像配准,光流法,模板匹配,NN推理(TensorRT,ONNX),YOLOv8目标检测,语义分割,ARM-NEON优化,DSP指令,Resize-ISP流水线,1080p@60fps,延迟<33ms,内存带宽优化,多线程,OpenCL-GPU,Jetson-Nano/Orin
FPGA:Xilinx Vivado,Intel Quartus,Verilog/SystemVerilog,Zynq-7000/Ultrascale+,AXI4-DMA,高速SerDes 10Gbps,时序收敛>200MHz,PCIe3.0x4,Video Pipeline,SDI/HDMI2.0,DP1.2,图像缩放/去噪/ISP,OpenCL-HLS,逻辑综合+PR,资源利用率<70%,DDR4-2666,Multi-Clock CDC,ILA调试,SignalTap,Matlab-FPGA协同,FPGA-SoC裸机+Linux驱动
嵌入式:STM32H7/G4,ESP32-S3,RISC-V,FreeRTOS,Zephyr,C/C++,CMSIS-HAL,CubeMX,Cmake,Keil-MDK,GCC+OpenOCD,Tracealyzer,低功耗<1mA,ADC-DMA,USB-HS,CAN-FD,RS485,UART-bootloader,SDIO-FATFS,TouchGFX,LoRa,NB-IoT,AWS-IoT-Core,JSON-MQTT,OTA升级,HardFault诊断,汇编优化,Git-CICD
图像处理:OpenCV4,C++/Python,Halcon,Matlab,RGB/YUV,Gamma-LUT,直方图均衡,边缘检测(Sobel/Canny),高斯/中值滤波,图像配准,光流法,模板匹配,NN推理(TensorRT,ONNX),YOLOv8目标检测,语义分割,ARM-NEON优化,DSP指令,Resize-ISP流水线,1080p@60fps,延迟<33ms,内存带宽优化,多线程,OpenCL-GPU,Jetson-Nano/Orin
项目经验
Zynq Ultrascale+ 4K 图像采集与实时 ISP
项目背景：工业检测设备需 4K@60fps CameraLink 输入，实时去噪+Gamma+缩放，输出 1080p@60fps HDMI 供人眼判废。
我的职责：
负责 FPGA 端整个 Video Pipeline 设计、时序收敛与 DDR4 带宽优化；
完成 ARM A53 裸机驱动与 Linux V4L2 框架适配。
技术栈：Xilinx Vivado 2023.1、Zynq Ultrascale+ XCZU7EV、Verilog/SystemVerilog、AXI4-Stream、VDMA、HLS、DDR4-2666、Linux V4L2、CMake、OpenCV。
量化结果：
4K@60fps 实时处理延迟 < 2 行（33 µs）；
资源利用率 68%，时序 250 MHz；
DDR 带宽 9.6 GB/s，占峰值 71%，无丢帧。
项目背景：工业检测设备需 4K@60fps CameraLink 输入，实时去噪+Gamma+缩放，输出 1080p@60fps HDMI 供人眼判废。
我的职责：
负责 FPGA 端整个 Video Pipeline 设计、时序收敛与 DDR4 带宽优化；
完成 ARM A53 裸机驱动与 Linux V4L2 框架适配。
技术栈：Xilinx Vivado 2023.1、Zynq Ultrascale+ XCZU7EV、Verilog/SystemVerilog、AXI4-Stream、VDMA、HLS、DDR4-2666、Linux V4L2、CMake、OpenCV。
量化结果：
4K@60fps 实时处理延迟 < 2 行（33 µs）；
资源利用率 68%，时序 250 MHz；
DDR 带宽 9.6 GB/s，占峰值 71%，无丢帧。
Yun
高级fpga开发工程师 · 5年经验 · **图像
0
累计接单
0
用户评价
0
被收藏
信用行为
0
接单数
0
评价数
0
收藏数
技术能力
主要技能：
FPGA:Xilinx Vivado,Intel Quartus,Verilog/SystemVerilog,Zynq-7000/Ultrascale+,AXI4-DMA,高速SerDes 10Gbps,时序收敛>200MHz,PCIe3.0x4,Video Pipeline,SDI/HDMI2.0,DP1.2,图像缩放/去噪/ISP,OpenCL-HLS,逻辑综合+PR,资源利用率<70%,DDR4-2666,Multi-Clock CDC,ILA调试,SignalTap,Matlab-FPGA协同,FPGA-SoC裸机+Linux驱动
嵌入式:STM32H7/G4,ESP32-S3,RISC-V,FreeRTOS,Zephyr,C/C++,CMSIS-HAL,CubeMX,Cmake,Keil-MDK,GCC+OpenOCD,Tracealyzer,低功耗<1mA,ADC-DMA,USB-HS,CAN-FD,RS485,UART-bootloader,SDIO-FATFS,TouchGFX,LoRa,NB-IoT,AWS-IoT-Core,JSON-MQTT,OTA升级,HardFault诊断,汇编优化,Git-CICD
图像处理:OpenCV4,C++/Python,Halcon,Matlab,RGB/YUV,Gamma-LUT,直方图均衡,边缘检测(Sobel/Canny),高斯/中值滤波,图像配准,光流法,模板匹配,NN推理(TensorRT,ONNX),YOLOv8目标检测,语义分割,ARM-NEON优化,DSP指令,Resize-ISP流水线,1080p@60fps,延迟<33ms,内存带宽优化,多线程,OpenCL-GPU,Jetson-Nano/Orin
FPGA:Xilinx Vivado,Intel Quartus,Verilog/SystemVerilog,Zynq-7000/Ultrascale+,AXI4-DMA,高速SerDes 10Gbps,时序收敛>200MHz,PCIe3.0x4,Video Pipeline,SDI/HDMI2.0,DP1.2,图像缩放/去噪/ISP,OpenCL-HLS,逻辑综合+PR,资源利用率<70%,DDR4-2666,Multi-Clock CDC,ILA调试,SignalTap,Matlab-FPGA协同,FPGA-SoC裸机+Linux驱动
嵌入式:STM32H7/G4,ESP32-S3,RISC-V,FreeRTOS,Zephyr,C/C++,CMSIS-HAL,CubeMX,Cmake,Keil-MDK,GCC+OpenOCD,Tracealyzer,低功耗<1mA,ADC-DMA,USB-HS,CAN-FD,RS485,UART-bootloader,SDIO-FATFS,TouchGFX,LoRa,NB-IoT,AWS-IoT-Core,JSON-MQTT,OTA升级,HardFault诊断,汇编优化,Git-CICD
图像处理:OpenCV4,C++/Python,Halcon,Matlab,RGB/YUV,Gamma-LUT,直方图均衡,边缘检测(Sobel/Canny),高斯/中值滤波,图像配准,光流法,模板匹配,NN推理(TensorRT,ONNX),YOLOv8目标检测,语义分割,ARM-NEON优化,DSP指令,Resize-ISP流水线,1080p@60fps,延迟<33ms,内存带宽优化,多线程,OpenCL-GPU,Jetson-Nano/Orin
项目经验
Zynq Ultrascale+ 4K 图像采集与实时 ISP
项目背景：工业检测设备需 4K@60fps CameraLink 输入，实时去噪+Gamma+缩放，输出 1080p@60fps HDMI 供人眼判废。
我的职责：
负责 FPGA 端整个 Video Pipeline 设计、时序收敛与 DDR4 带宽优化；
完成 ARM A53 裸机驱动与 Linux V4L2 框架适配。
技术栈：Xilinx Vivado 2023.1、Zynq Ultrascale+ XCZU7EV、Verilog/SystemVerilog、AXI4-Stream、VDMA、HLS、DDR4-2666、Linux V4L2、CMake、OpenCV。
量化结果：
4K@60fps 实时处理延迟 < 2 行（33 µs）；
资源利用率 68%，时序 250 MHz；
DDR 带宽 9.6 GB/s，占峰值 71%，无丢帧。
项目背景：工业检测设备需 4K@60fps CameraLink 输入，实时去噪+Gamma+缩放，输出 1080p@60fps HDMI 供人眼判废。
我的职责：
负责 FPGA 端整个 Video Pipeline 设计、时序收敛与 DDR4 带宽优化；
完成 ARM A53 裸机驱动与 Linux V4L2 框架适配。
技术栈：Xilinx Vivado 2023.1、Zynq Ultrascale+ XCZU7EV、Verilog/SystemVerilog、AXI4-Stream、VDMA、HLS、DDR4-2666、Linux V4L2、CMake、OpenCV。
量化结果：
4K@60fps 实时处理延迟 < 2 行（33 µs）；
资源利用率 68%，时序 250 MHz；
DDR 带宽 9.6 GB/s，占峰值 71%，无丢帧。
立即沟通
